پیاده‌سازی مقایسه‌کننده با ورودی چهارسطحی و خروجی سه‌سطحی بر پایه تکنولوژی ترانزیستور اثر میدانی نانولوله کربنی
محورهای موضوعی : مهندسی برق و کامپیوتر
ابراهیم فرجی گنبری
1
(دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان)
موسی یوسفی
2
(دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان)
خلیل منفردی
3
(دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان)
کلید واژه: ترانزيستورهای اثر ميداني نانولوله كربني, منطق سه‌سطحی, منطق چهارسطحی, مقايسه‌كننده,
چکیده مقاله :
با توجه به بزرگ‌شدن داده‌های پردازشی، سیستم‌های پردازشی باید طوری طراحی شوند که فضای کمتری را اشغال کنند. بزرگ‌شدن سیستم‌های پردازشی، باعث رشد اندازه داده‌ها شده و از طرفی مشکلات کوچک‌سازی ترانزیستورهای اثر میدانی فلز عایق نیمه‌هادی طراحان مدارات پردازشی را با مشکلات عدیده‌ای مواجه کرده است. ایده جایگزینی مدارهای پردازشی باینری با مدارهای پردازشی چندسطحی باعث کاهش اتصالات بین سیستم‌ها و فضای مصرفی می‌شود. چون پیاده‌سازی مدارهای پردازشی چندسطحی با تکنولوژی ترانزیستورهای اثر میدانی فلز عایق نیمه‌هادی، بسیار پیچیده و مشکل‌آفرین است، جایگزین مناسب برای ترانزیستور اثر میدانی فلز عایق نیمه‌هادی، فناوری ترانزیستورهای نانولوله کربنی است که مزایای بسیاری همانند امکان ساخت ترانزیستور با ولتاژ آستانه متفاوت دارد و چالش‌های طراحی را در پیاده‌سازی سیستم‌های چندسطحی کاهش می‌دهد. این مقاله، ساختار سطح ترانزیستوری مقایسه‌کننده‌های چهارسطحی تک‌رقمی و چندرقمیو مدارهای سطح ترانزیستوری به همراه تکنیک‌های مداری را ارائه می‌کند. نتایج شبیه‌سازی نیز نشان می‌دهند که مقدار تأخیر انتشار و توان مصرفی در مقایسه‌کننده تک‌رقمی چهارسطحی به ترتیب 3/17 پیکوثانیه و 59/4 میکرووات و شاخص PDPاین مقایسه‌کننده 2/79 آتوژول است. همه نتایج شبیه‌سازی مقایسه‌کننده‌های چهارسطحی در این مقاله با استفاده از ترانزیستورهای اثر میدانی نانولوله کربنی و تکنولوژی 32 نانومتر در نرم‌افزار HSPICEبه‌دست آمده است.
Due to the increase of processing data, processing systems should be designed to occupy less space. The enlargement of the processing systems has caused the growth of the data size, on the other hand, the problems of miniaturization of metal-oxide semiconductor field effect transistor MOSFET have faced many problems for the designers of processing circuits, the idea of replacing binary processing circuits with multi-valued level processing circuits. It reduces connections between systems and reduces space consumption. Because the implementation of multi-level processing circuits with MOSFET technology is very complicated and problematic, a suitable alternative for MOSFET is carbon nanotube field effect transistor (CNTFET) technology, which has many advantages such as the possibility of making transistors It has a different threshold voltage, which reduces design challenges in the implementation of multi-level systems. In this article, the structure of the transistor level of single-digit quaternary and multi-digit comparators is presented. Transistor level circuits are presented along with circuit techniques. The simulation results also show that the amount of propagation delay and power consumption in the single-digit quaternary comparator is 17.3 picoseconds and 4.59 microwatts, respectively, and the PDP index of this comparator is 79.2 aJ. All simulation results of proposed comparators in this article have been obtained using carbon nanotube field effect transistors and 32 nm technology in HSPICE software.
[1] S. A. Anjuli and A. Satjajit, "High-speed 64-bit CMOS binary comparator," International J. of Innovative Systems Design and Engineering, vol. 4, no. 2, pp. 45-58, 2013.
[2] S. Anand, "High-speed 64-bit binary comparator using two different logic styles," International J. of Computer Applications, vol. 975, no. 14, pp. 23-27, Apr. 2013.
[3] G. H. Zhang, C. C. Poon, and Y. T. Zhang, "Analysis of using inter pulse intervals to generate 128-bit biometric random binary sequences for securing wireless body sensor networks," IEEE Trans. on Information Technology in Biomedicine, vol. 16, no. 1, pp. 176-182, 2011.
[4] S. A. Hosseini and S. Etezadi, "A novel very low-complexity multi-valued logic comparator in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 39, no. 1, pp. 223-244, Jan. 2020.
[5] H. Yoo and C. H. Kim, "Multi-valued logic system: new opportunities from emerging materials and devices," J. of Materials Chemistry C, vol. 9, no. 12, pp. 4092-4104, 2021.
[6] A. Heung and H. T. Mouftah, "Depletion/enhancement CMOS for a lower power family of three-valued logic circuits," IEEE J. Solid-State Circuits, vol. 20, no. 2, pp. 609-616, Apr. 1985.
[7] S. K. Sinha and S. Chaudhury, "Advantage of CNTFET characteristics over MOSFET to reduce leakage power," in Proc. IEEE 2nd Int. Conf. Devices Circuits and Systems, ICDCS'14, 5 pp., Coimbatore, India, 6-8 Mar. 2014.
[8] J. Appenzeller, "Carbon nanotubes for high-performance electronics progress and prospect," Proceedings of the IEEE, vol. 96, no. 2, pp. 201-211, Feb. 2008.
[9] س. س. موسوی، م. یوسفی و خ. منفردی، "طراحی و شبیه‌سازی مبدل ترنری به باینری بهینه‌شده بر پایه ترانزیستورهای اثر میدان نانولوله کربنی،" پردازش سیگنال پیشرفته، جلد 4، شماره 2، صص. 301-291، آذر 1399.
[10] M. Yousefi, K. Monfaredi, and Z. Moradi, "Design and simulation of pseudo ternary adder based on CNTFET," AUT J. of Electrical Engineering, vol. 54, no. 2 (Special Issue), pp. 361-376, 2022.
[11] S. A. Hosseini and S. Etezadi, "A novel low-complexity and energy-efficient ternary full adder in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 40, pp. 1314-1332, 2021.
[12] S. Lin, Y. B. Kim, and F. Lombardi, "CNTFET-based design of ternary logic gates and arithmetic circuits," IEEE Trans. Nanotechnology, vol. 10, no. 2, pp. 217-225, Mar. 2011.
[13] A. P. Dhande and V. T. Ingole, "Design and implementation of 2-bit ternary ALU slice," in Proc. Int. Conf. IEEE-Sci. Electron., Technol. Inf. Telecommun., vol. 17, Tunisia, 17-21 Mar. 2005.
[14] H. Taheri, A. Dabaghi Zarandi, and M. R. Reshadinezhad, "Design of a high performance CNTFET-based full adder cell applicable in: carry ripple, carry select and carry skip adders," Microelectron. Eng, vol. 215, Article ID: 110980, 15 Jul. 2019.
[15] R. A. Jaber, A. M. El-Hajj, A. Kassem, L. A. Nimri, and A. M. Haidar, "CNTFET-based designs of ternary half-adder using a novel 'decoderless' ternary multiplexer based on unary operators," Microelectron. J., vol. 96, Article ID: 104698, Feb. 2020.
[16] C. Vudadha, et al., "Design of CNFET based ternary comparator using grouping logic," in Proc. IEEE Faible Tension Faible Consommation, 4 pp., Paris, France, 6-8 Jun. 2012.
[17] M. Shahangian, S. A. Hosseini, and R. F. Mirzaee, "A universal method for designing multi-digit ternary to binary converter using CNTFET," J. of Circuits, Systems, and Computers, vol. 29, no. 12, Article ID: 2050196, 2020.
[18] H. N. Venkata, Ternary and Quaternary Logic to Binary Bit Conversion CMOS Integrated Circuit Design Using Multiple Input Floating Gate MOSFETs, LSU Master's Theses, 2002.
[19] S. A. Ebrahimi, M. R. Reshadinezhad, A. Bohlooli, and M. Shahsavari, "Efficient CNTFET-based design of quaternary logic gates and arithmetic circuit," Microelectron. J., vol. 53, pp. 156-166, Jul. 2016.
[20] D. A. Rich, "A survey of multivalued memories," IEEE Trans. Comput., vol. 35, no. 2, pp. 99-106, Feb. 1986.
[21] G. Malinowski, A Philosophy of Many-Valued Logic. The Third Logical Value and Beyond, the Golden Age of Polish Philosophy: Kazimierz Twardowski's Philosophical Legacy, pp. 81-92, 2009.
[22] A. Fathi, B. Mashoufi, and Z. Hejabri, "Low-power min/max architecture in 32 nm CNTFET technology for fuzzy applications based on a novel comparator," International J. of Nano Dimension, vol. 13, no. 2, pp. 235-243, Spring 2022.
[23] V. Sulochana, C. Venkataiah, S. Agrawal, and B. Singh, "Novel circuit model of multi-walled CNT bundle interconnects using multi-valued ternary logic," IETE J. of Research, vol. 69, no. 3, pp. 1328-1340, 2023.
[24] Y. Pendashteh and S. A. Hosseini, "Novel low-complexity and energy-efficient fuzzy min and max circuits in nanoelectronics," AEU-International J. of Electronics and Communications, vol. 138, Article ID: 153858, Aug. 2021.
[25] Stanford Nanoelectronics Lab., Downloads, Available online at: http://nano.stanford.edu/model.php?id=23.
[26] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part i: model of the intrinsic channel region," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3186-3194, Dec. 2007.
[27] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part ii: full device model and circuit performance benchmarking," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3195-3205, Dec. 2007.